5月25日，华为公司董事、半导体业务部总裁何庭波在中国科学院科技论文预发布平台上发表签字论文《多层电子系统的时期缩微表面（ATimeScalingTheoryforMulti-LayerElectronicSystems）》。

论文解释了本日何庭波在海外电路系统研讨会ISCAS2026上的题为“半导体新旅途探索与推论”的主旨演讲中，发表的“韬(τ)定律”怎么破解摩尔定律濒临的物理和经济困局。

论文还败露了异日华为部分麒麟芯片、昇腾芯片的门道野心:

麒麟2026将引入逻辑折叠架构，CPU性能中枢频率耕种至3.1GHz，并参加硅片考据阶段；2027年的麒麟2027将连接接纳逻辑折叠，频率耕种至3.39GHz；2028年的麒麟2028估计达到3.71GHz，参加硅前考据阶段；到2029年，麒麟2029的CPU性能中枢频率将破损4GHz。沿此旅途，麒麟SoC在典型使用场景下的效用估计将在3至5年内耕种1倍以上，AI硬件集成度估计到2035年增长100倍以上。

昇腾芯片方面，2026年的昇腾950以及随后的昇腾990将接纳练习技能的组合：Chiplet、2.5D扇出和通过微凸块及范例间距搀杂键合的3D堆叠。到2030年前后，昇腾990将把逻辑折叠引入AI芯片类别，从其时起3D折叠成为2035年前α的主要载体。沿此旅途，到2035年其硬件集成度估计将增长100倍以上。

何庭波显现，估计到2031年，基于韬定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。

以下为何庭波论文全文翻译：

多层电子系统的时期缩放表面

单元：华为

摘要：华为摘要昔日六十年，摩尔定律所代表的几何缩微推动了半导体产业的接续跨越。但是，这一产业共鸣如故难以延续：单纯依靠尺寸减弱所带来的报酬趋于冒昧，先进制程芯片的想象预算如故杰出单颗十亿好意思元，起程点进节点上的每晶体管成本也不再着落。

本文提议一种后摩尔期间的继任缩微原则——τ缩微。这一原则将“时期”自身，而非晶体管面积，看成掂量跨越的中枢目的，并以单一特征时期常数τ看成相连全栈的协调优化方针，覆盖从晶体管开关到数据中心责任负载约十二个量级的措施。著作展示了两个量产级考据案例。

在移动SoC中，LogicFolding（逻辑折叠）通过把数字电路、模拟电路和存储电路分拨到垂直堆叠的有源层中，在固定器件节点下扫尾了55%的晶体管密度跃升，以及41%的功耗能效耕种。

在AI系统中，由内存语义的UnifiedBus（协调总线）架构、近封装Hi-ONE光I/O以及边际到名义的3DFolding（三维折叠）共同组成的系统堆栈，估计到2035年可推动硬件集成度增长超100倍。

更深层的意见在于方法论：τ缩放是自Dennard缩放以来，第一个简略为通盘这个词计较栈建立共同优化方针的缩微原则。导言自20世纪60年代中期以来，半导体产业一直以纳米看成掂量跨越的单元。约莫每十八个月，晶体管尺寸减弱，频率上涨，单元逻辑门的成本着落。

摩尔定律既是一种训诫不雅察，也匡助建立了通盘这个词计较堆栈的一种产业共鸣。如今，这一产业共鸣如故失效。参加7nm节点之后，几何缩微不再提供历史上那样的红利。

光刻开拓正在接近图形化的物理极限，EUV开拓折旧主导了主导晶圆成本，单元晶体管价钱弧线趋于平坦，在某些情况下致使出现回转。对于那些先进光刻开拓获取受限的组织而言，这一照料更早成为现实，也愈加严峻。

因此，产业濒临的中枢问题如故发生变化。问题不再是“晶体管还能减弱几许”，而是“究竟应该减弱什么，又应该针对什么方针？”。

昔日六年，作家方位的华为半导体团队在移动SoC、AI加快器、系统互连和封装等多个方朝上，通过硅片推论筹划了这一问题。得到的论断是，谜底不在于另一个制程节点，也不在于另一种晶体管结构，而在于改变主要优化方针自身。

本文意见，异日十年电子系统的演进应由几何缩微转向时期缩微，即在通盘这个词技能栈中系统性贬低单一特征时期常数τ，从皮秒级开关的晶体管，到秒级反映的数据中心责任负载来指挥——而非几何缩微。

下文将结合2020年5月至2026年5月间参加量产的381款芯片所聚积的训诫基础，从科学方法论和产业门道图两个层面伸开τ缩放的论证。

1.几何期间的肃除

在半导体产业的大部分历史中，它唯唯一个中枢任务：让晶体管变得更小。

戈登·摩尔（GordonMoore）在1965年提议，晶体管密度约莫每两年翻一番。十年后，罗伯特·登纳德（RobertDennard）提议了缩微表面，指出电压和尺寸按比例减弱时，不错督察恒定电场。几何缩放与Dennard缩放共同推动了近五十年里每瓦性能和每好意思元性能的指数级耕种。

这一形态分两个阶段瓦解。约莫在2005年，Dennard微缩领先失效：电压无法再随特征尺寸同比例着落，“暗硅”期间由此开启。几何微缩督察得更久，先后依靠FinFET和全环栅极（GAA）等器件结构连接延展。

但是，参加7nm之后，单纯依赖尺寸微缩所赢得的收益如故趋于冒昧。其原因如故十分明确：速率弥散使本征蔓延对沟说念长度的依赖从正常干系降为线性干系；局部互连中的寄生电阻和电容越来越主导范例单元蔓延预算；掩膜成本、EUV折旧以及想象礼貌复杂度，使2nm节点的先进芯片想象预算杰出单颗十亿好意思元。

经济后果雷同无法侧目。先进节点上的单元晶体管成本如故趋于平坦，在最前沿节点上致使启动上涨。昔日五十年撑持产业运转的共鸣——每一代齐能以更低成本赢得更多晶体管——如故不再成立。

对于华为半导体而言，这一瞥变还相通了另一项照料：获取起程点进光刻开拓渠说念受限。连接假定“下一个节点会处治问题”已不再可行。

六年前，几何微缩门道图参加平台期，迫使团队面对一个更压根的问题。回头看，这亦然通盘这个词行业朝夕齐必须面对的问题。

2.时期，而非空间：摩尔期间的确的货币

淌若从结尾用户所感知的骨子影响来看，摩尔定律压根上从来齐不仅仅对于几何尺寸。更小的晶体管之是以耕种系统性能，是因为它们切换更快。更密集的互连之是以能耕种性能，是因为信号传播距离更短。更高的集成度之是以能耕种性能，是因为数据跨越的范围更少。

每一代技能所带来的骨子，其实齐是时期的压缩：在器件层面从皮秒到纳秒，在芯片层面从纳秒到微秒，在系统层面从微秒到秒。空间微缩仅仅压缩时期的用具。

意识到这少量后，一个不言而谕的重构想路便出现了：应当把时期自身看成主要目的。在堆栈的每一层——晶体管、电路、芯片和系统——齐不错界说一个特征时期常数τ，并将其缩减为协调优化方针。这么一来，几何微缩仅仅成为缩减τ的多种技能之一，不再是唯一门道。

这一原则被称为τ微缩。本文提议，应将其看成继几何摩尔微缩之后，带领半导体演化的新原则。格式上，τ被视为一个分层结构，不错判辨为：

其中，τ_transistor、τ_circuit、τ_chip和τ_system分别暗示晶体管层、电路层、芯片层和系统层的时期常数。每一层的τ齐由其基层结构以及该层引入的组织和通讯支拨共同组成。τ的责任空间在时期上约莫横跨十二个数目级，从皮秒到秒；在空间上也覆盖从纳米到千米的相似措施。

每一层齐有不同的τ贬低机制：

晶体管层：中枢是本征开关蔓延，可通过迁徙率耕种、应变工程、高κ/金属栅、GAA架构等神态改善。与此同期，局部互连的寄生电阻和电容正在变得越来越枢纽，还需要进一步贬低局部互连的寄生R和C。如今，这些寄生参数所形成的蔓延如故达到本征渡越时期的数倍。

电路层：中枢是信号旅途上的RC传播蔓延，可通过低电阻率导体、低κ介质，以及更枢纽的垂直集成来镌汰线长。

芯片层：中枢是计较蔓延和存储探听蔓延，可通过架构遴荐、活水线深度、存储层级结构和片上互连网罗进行优化。

系统层：中枢是端到端讯息传输和同步时期，可通过互连拓扑、左券栈和网罗结构想象来贬低。

从这一分层表述中，不错得到一个有用的代际礼貌：

其中微缩因子α并非通用常数，而与应用场景有关。迄今为止的量产训诫自满，在功耗受限的移动开拓中，α约为每年1.3倍；在安全关节型自动驾驶系统中，α约为每年1.5倍；在AI责任负载中，α最高可达每年10倍，因为详尽量会平直滚动为经济价值。

τ之是以简略成为一个灵验的中枢目的，而不是对既有目的的重新定名，是因为它在通盘这个词堆栈中具有一致性。频率、蔓延、带宽和详尽量在各自层级上齐受τ垄断。工艺技能东说念主员、电路想象东说念主员和系统架构师不错围绕消逝个量、用考虑单元伸开照看。

τ是扫尾端到端全栈协同优化的共同说话。昔日那种各层颓靡优化、时序看成残差的期间如故扫尾。

3.逻辑折叠：移动SoC的考据案例

τ微缩的第一个量产领域考据是在移动领域完成的。智高手机SoC是一种特殊案例：一颗芯片简直组成了通盘这个词系统。它无法依靠多插槽并行来弥补性能短板，也无法用千节点互联架构来隐敝慢速链路。用户最终感知到的全部性能，齐来自单颗芯片，同期还受几瓦功耗包络和手持开拓热想象照料。

2020年以后，先进节点获取受限，施行问题变成了：在节点固定的情况下，怎么连接在单颗芯片上扫尾代际性能矫正？

由此产生的谜底即是逻辑折叠（LogicFolding）。

界说：逻辑折叠是一种想象方法。它按照时期措施微缩原则，将数字电路、模拟电路和存储电路分辩到垂直堆叠的有源层中，以联合优化性能、功耗和面积。

数字电路可分为组合逻辑和时序逻辑。组合逻辑是寄存器之间的布尔网罗，时序逻辑则是保持现象的触发器。数字系统的性能上限由相邻触发器阶段之间的关节旅途蔓延决定，而关节旅途蔓延又主要受到旅途上的互连RC和门级数目影响。

传统优化把门电路摈弃在二维平面中，并通过其上方的金属层布线。线越长，寄生RC越大，关节旅途越慢。

逻辑折叠肃清了平面假定。关节旅途上的门电路被散布到两个，异日致使更多个垂直堆叠的有源层中，并通过超细间距搀杂键合勾搭。

从电路想象者的视角看，这两个层推崇为一个连气儿的布局基底，单元不错跨越晶圆范围散布，就像晶圆范围成为极度的一层金属层。信号布线权贵镌汰，寄生RC大幅着落，时钟偏私收紧，消逝器件节点下芯片不错更高的时钟频率运行。

为了让逻辑折叠领悟这些收益，需要使搀杂键合间距与顶层金属间距之间的齿轮比保持较低。推论中这一比例大致需要低于3，越低越好。

以现时约720nm的顶层金属间距为例，这意味着搀杂键合间距需要低于2μm，梦想现象下齿轮比接近1，此时键合界面处的鸟笼式布线支拨基本散失。

要达到这一间距，同期知足覆盖精度低于0.5μm、TSV缩微（CD和KOZ低于1.5μm、TSV间距低于6μm），以及通过智能冗余扫尾接近100%良率，需要供应商和团合资伴生态阅历多年工艺开发。

在麒麟2026上测得的放胆是具体的：

·晶体管密度在一代内从155MTr/mm²阶跃式耕种至238MTr/mm²。该密度按公式

计较，麒麟SoC想象的面积愚弄率为68%。这一耕种幅度在昔日常常需要三年的几何微缩才能扫尾。

·SoC性能中枢的能效耕种41%，最高时钟频率提高接近13%。

·一个跨越高下两层构建的高速全局NoC数据通路，使数据旅途占用面积贬低55%，同期耕种了供电闲散性。

·后硅时钟偏私调整决策颓靡孝顺了杰出5%的SoC性能耕种。

·在SRAM上，由于探听速率、每比特能耗和面积激烈依赖位线和字线长度，逻辑折叠镌汰了关节旅途，贬低了每比特能耗，并使责任频率耕种杰出40%。

·在一个代表性处理中枢上，双层折叠架构使时钟缓冲器数目减少杰出50%，时钟偏私贬低25%，线长减少约30%。

这些收益是在固定器件节点上扫尾的，起原并非新的光刻要领，而是逻辑在三维空间中的拓扑重组。

麒麟2026中搭载的逻辑折叠扫尾存意保持保守策略。搀杂键合间距达到1.5μm；TSV着陆仅比顶层金属向下鼓动一步；折叠也仅仅遴荐性应用于关节旅途，而非通盘这个词想象。即便如斯，本年CPU性能中枢频率如故回到3.1GHz。

异日十年，逻辑折叠估计将从局部关节旅途折叠发展为全领域、多层折叠，即每个封装内包含三层、四层致使更多有源层。这一演进将受到更低温度搀杂键合，以及TSV着陆从顶层金属下移至M6的维持。后者简略开释杰出30%的高层布线资源。2026年至2035年期间，凤凰体育app官网入口晶体管密度估计将耕种至400MTr/mm²及以上。

与此同期，逻辑折叠使麒麟简略权贵提高CPU中枢频率，并朝4GHz及更高方针鼓动。该门道图在技能上可行，在成本上也具备经济合感性。

表1KirinCPU性能中枢责任频率趋势

边栏A：逻辑折叠概览

·搀杂键合间距：低于2μm；Kirin2026为1.5μm；方针齿轮比约为1。

·覆盖精度：低于0.5μm。

·TSVCD/KOZ：低于1.5μm；间距低于6μm；失效用低于100ppm；确立率99.9%。

·良率：通过智能冗余接近100%。

·晶体管密度：155→238MTr/mm²，单步扫尾。

·SoC性能中枢能效/频率增益：+41%/+13%。

·SRAM责任频率：耕种杰出40%。

·代表性中枢上的时钟缓冲器数目/时钟偏私/线长：-50%/-25%/-30%。

4.从皮秒到微秒：AI数据中心中的τ缩微

一个当然的问题是，在毫瓦级智高手机场景中形成的原则，是否简略迁徙到吉瓦级AI查验和推理系统中。AI责任负载位于τ光谱的另一端：它面对的并非单颗芯片，而是数百乃至数千颗芯片像一台机器一样协同运行。昔日十年，AI系统的总算力约莫增长了六个数目级。

谜底是确信的，前提是将τ看成系统级方针，并把它应用于整条链路，而不是局限在单个加快器里面。

两个事实塑造了AI场景中的τ论证。

其一，AI系统仍在接续蔓延，从一颗芯片到数十颗、数百颗，并越来越多地走向数万颗。

其二，当代AI系统的能耗预算和材料预算主要由数据主导，而非由计较主导。在大型AI集群中，杰出80%的能量被铺张在数据移动上；杰出70%的系统成分内拨给数据存储。

其含义十分平直：减少数据在芯片之间、机架之间以及封装里面传输所破耗的时期，至少与减少计较自身所破耗的时期同等枢纽。

在AI领域上，τ措施微缩通过三个协同层扫尾：系统互麇集构UnifiedBus、近封装光引擎Hi-ONE，以及封装自身的拓扑重组3DFolding。

4.1UnifiedBus：以τ为优先的系统互连架构

传统的多节点、多加快器架构需要让数据穿过多层相通左券：PCIe勾搭主机，机箱里面的NVLink或私有互连，机箱之间的Ethernet或InfiniBand，以过甚上的软件栈费力内存探听。每一层齐会带来左券周折、极度序列化、极度DMA缓冲和进一步抓手。每一次周折齐会加多蔓延，贬低可靠性，并带来极度成本。

UnifiedBus，简称UB，用单一左券取代这一堆栈。该左券可在机箱里面和机箱之间运行，是一种完全点对点的互麇集构，简略在通盘这个词系统内原生裸露内存语义。数据移动被简化为内存语义层上的无周折点对点传输，并用硬件管理一致性取代软件栈讯息传递。

测得收益约为两个数目级：端到端费力探听蔓延从TCP/IP类左券栈中常见的数十微秒，着落到约100ns。沿主导通讯轴的系统τ约贬低500倍。在机架措施上，这使系统逐渐接近一台具备结构一致性的单体机器，里面称为System-as-One-Chip（系统即单芯片）。

4.2Hi-ONE：封装级光I/O

当通讯蔓延被贬低后，新的瓶颈会发生转移。提高单个机架内芯片密度会把功率密度和可靠性推绝顶限，也会把电气SerDes推绝顶限。在每颗AI芯片400Gb/s的速率下，铜缆仍然是练习可靠的决策。但参加每颗芯片多Tb/s级别后，铜缆在物理上变得不切施行：SerDes传输距离镌汰，线缆变得过于贫窭，面板安设难以扫尾，散热与供电裕量也会被耗尽。

华为半导体开发的决策是高密度光互连节点引擎Hi-ONE（High-densityOptical-interconnect-NodeEngine），一种近封装光引擎，每个模块可提供8Tb/s带宽，使单条光链路就简略匹配一颗AI芯片的UB带宽。它将所需SerDes传输距离从约100cm镌汰至约5cm，抹杀了贫窭线缆，并将传输距离从不及1米扩展至100米，使散布式、吉瓦级数据中心的高密度互连在物理上成为可能。

Hi-ONE背后的想象玄学自身亦然一种τ措施微缩论证。它莫得接纳重型DSP来追求高信号保真度，而是接纳线性决策，即增强型模拟平衡驱动器和跨阻放大器，并允许UB左券容忍一个挑升放宽的误码率。

左券层与物理层之间的这种跨层弃取，贬低了功耗、成本和集成复杂度，也体现了以τ为优先方针的方法论所饱读舞的跨层量度。4.3N²与N的窘境，以及3DFolding的势必性AI加快器不会停留在2.5D扇出封装的最深层原因是几何性的。这少量值得明确阐述，因为它决定了2030年之后的门道图。

在传统2.5DAI芯片中，逻辑裸片位于封装中心，HBM堆栈和SerDes排布在边际，电压调整器围绕封装顶住。每一条内存信号、每一条互连信号以及每一安培供电电流，齐必须穿过裸片边际才能到达里面计较资源。若裸片边长为N，则：

·计较才调按N²（面积）缩微

·但内存带宽、互连和供电齐沿边际通过2.5D扇出承载，只可按N（周长）缩微。

正常增长弧线与线性增长弧线之间握住扩大的背离，组成了扇出窘境。不管底层逻辑节点何等激进，2.5D微缩齐会因此停滞。晶体管层面的矫正无法弥补拓扑结构上的残障。

3D折叠通过把蓝本受边际适度的资源迁徙到名义来处治这一窘境。供电通过后面供电和集成电压调整器扫尾，高速内存通过搀杂键合勾搭逻辑，光I/O通过近封装Hi-ONE扫尾，它们齐全从周长迁徙到垂直名义。一朝资源位于名义上，就不错按N²缩微，从而匹配计较才调的正常增长。封装不再是一个由内存和SerDes相近带环绕的逻辑裸片，而变成一个垂直集成的堆栈，内存、互连、供电和逻辑共同微缩。

该门道图给出了明确时期线。约莫到2030年之前，AI加快器，即AscendSuperPoD系列，包括2025年的Ascend910C、2026年的Ascend950，以及后续Ascend990，将依赖练习技能组合：chiplet、2.5D扇出，以及基于微凸点和范例间距搀杂键合的3D堆叠。约莫在2030年，Ascend990将把逻辑折叠引入AI加快器类别。尔后，3D折叠将成为2035年之前承载α增长的主要机制。沿着这一齐径，到2035年，硬件集成度估计增长杰出100倍，τ的贬低将散布在技能栈的每一层，而不再围聚在器件层。

边栏B：AI系统措施上的τ

·UB费力探听蔓延：约数十μs→约100ns（≈500倍τ缩减）

·Hi-ONE单模块带宽：8Tb/s，与单芯片UB带宽匹配。

·Hi-ONESerDes传输距离：从约100cm镌汰至约5cm；面板到面板传输距离从

·扇出窘境：计较∝N²，而受相近适度的带宽、I/O和供电∝N。

·3DFolding：把带宽、光I/O和供电从边际迁徙到名义，收复N²平等增长。

·2026年至2035年估计硬件集成度增长：杰出100倍。

5.逻辑与存储：从解耦到重新友融

τ微缩的一个含义值得单独照看，因为它既有技能后果，也有产业后果。

在8086期间，产业通过范例化内存总线，挑升将处理器和存储器解耦。解耦使两个产业简略颓靡微缩与演进：处理器性能沿摩尔弧线快速耕种，存储厂商也在其把握发展出一个雄壮的颓靡市集。

AI期间正在逆转这种解耦。计较密度的接续蔓延正在把储存带宽、蔓延、功耗和封装推向极限。HBM、搀杂键合和3D堆叠SRAM齐是消逝底层事实的推崇：对于当代AI责任负载而言，数据移动与计较自身雷同关节，逻辑和存储正在重新被推向雅致的物理集成。跟着二者交融，供应链中的影响力平衡也正在转向存储和封装厂商。

技能标的十分明确，但经济层面的处治决策尚未详情。AI硬件期间的恒久顺利，将属于那些既能在技能上交融逻辑与存储，又能建立经济团结机制、让两个产业恒久分享交融收益的企业。

这不仅是一个筹划问题，亦然异日十年产业必须处理的结构性问题。τ微缩使每一次分离所带来的跨层成本变得可见，也使这个问题无法再被推迟。

6.洞开性挑战

淌若把τ微缩描述成一个完善的系统，将会产生误导。仍有若干实编造题有待处治。本文列出这些问题，既是为了阐述正在鼓动的责任，亦然在邀请团结。

用具链与方法论：今天的EDA出生于一个将面积、时序和功耗看成三个颓靡轴进行优化的期间，系统τ仅看成残差。

全面逻辑折叠条件用具链把多个堆叠裸片视为一个连气儿想象实体，在单元粒度而非模块粒度上分辩逻辑，在协调成本函数下对通盘这个词三维体积进行布局，并在跨裸片旅途上完成时序照料。垂直互连寄生参数、KOZ拔除区和晶圆间工艺变化会在这些旅途上发生交互，这是传统2D用具无法充分处理的。

初步里面用具如故开发出来，并产生了灵验放胆。方法论细节将在异日几个月发表。面向τ的原生用具链，需要具备洞开性、多物理场才协调三维原生才调，这是异日十年最枢纽的赋能投资。

晶圆间工艺偏差：逻辑折叠会把来自潜在不同批次，某些情况下致使不同节点的晶圆键合在沿路。晶圆间的阈值电压、驱动电流和互连RC变化权贵大于晶圆里面偏差，而况最围聚地影响时钟分拨和保持时期裕量。智能冗余、自允洽赔偿和τ感知的签核经过，齐是应付这一问题的必要组成部分。

垂直互连支拨：每一个搀杂键合点和每一个TSV齐会带来有限电阻和电容刑事背负，TSV的KOZ还会占用范例单元区域。因此，逻辑折叠必须在每一层上通过一个浅易不等式逐层解说：

这一阈值如故在移动关节旅途和存储上被跨越。不同责任负载下阈值并不考虑，跟着键合间距减弱，这一范围还会移动。

动力：τ是时期定律，而非焦耳定律。一个运行速率快10倍但功耗高10倍的超等节点，并莫得违抗缩微旨趣，却可能超出电网承载才调。

因此，τ措施微缩需要一个动力层面的伴侣原则：接纳内存语义互连架构以抹杀堆栈支拨，接纳近封装或共封装光学器件以按数目级贬低每比特皮焦能耗，接纳后面供电，接纳存内或近存计较，并在推论中审慎地把τ裕度滚动为功耗收益。这近似于数据中心措施上的DVFS，与智高手机延长续航的机制考虑。

枢纽的是，τ裕度自身在被分拨到能耗标的时，也会提供动力裕度。

基准测试：现时行业中的性能基准，如Linpack、MLPerf和SPEC，是为一个责任负载只需要一个标量目的的期间想象的。τ缩微所条件的产业基准应为τ剖面基准，即以向量格式裸露系统每一层的主导τ，以及该层剩余优化空间。主导τ层，按界说即是下一轮投资标的。

07.六年回来，十年瞻望

2020年5月至2026年5月期间，华为半导体想象并量产了381颗芯片，作事于移动、AI、汽车、工业和基础设施市集。在通盘这个词居品组合中，τ缩微论点收受住了锻练：

·在器件和电路层，晶体管密度已从155向400+MTr/mm²（到2031年）耕种。

·在芯片层，LogicFolding在前沿移动SoC上如故解说，关节旅途频率、功耗效用和密度不错在固定的器件节点上接续耕种。

·在系统层，UnifiedBus和Hi-ONE如故解说，数百微秒的通讯τ不错被压缩至数百纳秒，多机架AI集群不错推崇为单一的一致性机器。

瞻望异日，CPU性能中枢频率估计到2029年将迈向4GHz及以上，麒麟SoC效用估计在三到五年内在典型使用下将耕种1倍以上，AI硬件集成度估计到2035年将增长100倍以上。

超越任何单一居品的更深层意见是方法论层面的。τ缩微是自Dennard以来第一个为通盘这个词堆栈提供分享优化方针的缩微原则。

它向工艺技能东说念主员、电路想象师、架构师、系统工程师和软件团队发出信号：这些群体咫尺正在以考虑的单元优化考虑的量，任何单层的矫正必须传导至系统τ才算灵验。

它也向行业政策家和成本建树者标明，下一笔投资应随从τ而非节点——竞争性的性能不再条件常驻在光刻技能的最前沿，而封装、存储带宽和互连架构想象咫尺承载着此前仅由前沿逻辑节点所领有的政策权重。

对于在成长过程中将“摩尔定律”等同于“跨越”的一代工程师而言，这是一个贫窭的窜改。几何期间事实上如故扫尾；否定这一事实不是可行的策略。通过缩微扫尾加快的期间正在让位于通过多层电子系统的τ优化扫尾加快的期间——而在异日六到十年中以τ为首要方针的公司、筹划团体和生态系统，将决定尔后十年计较的面容。

异日十年的责任范围如故礼貌。很多洞开问题仍然存在，莫得任何单一组织不错独自处治——用具链、范例、基准、器件物理和经济模子齐需要超越任何单一公司的孝顺。

因此，本文既是一份来自前哨的论说，亦然一份邀请。前方的门道图条件薄情，但标的是明确的。

致谢

本文经受了华为半导体过甚晶圆代工、开拓、EDA和系统团合资伴生态系统中数千名工程师六年责任的恶果。作家感谢那些以耐性使这项责任成为可能的客户。

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